La menace des puces ARM dans le secteur de la mobilité et la montée en puissance des datacenters poussent Intel à proposer des processeurs toujours plus puissants et économes en énergie.
Dans le cadre de l’IDF 2012 de San Francisco, le fondeur américain a dévoilé sa microarchitecture Core de 4e génération, « Haswell », censée répondre à ces défis. Son arrivée est programmée pour le deuxième trimestre 2013, précisent nos confrères d’ITespresso.fr.
Quelques détails livrés à propos de cette 4e génération de processeurs Core ont laissé entrevoir des performances sensiblement relevées, avec un travail poussé sur la partie graphique et les économies d’énergie.
Sur ce dernier point, à l’heure actuelle, seul le CPU intègre une gestion de la consommation électrique. Avec Haswell, cette optimisation s’appliquera à tout le système. Autrement dit le stockage, les ports d’extension PCIe, l’USB, etc.
Dans cet esprit, une déclinaison dédiée aux ultrabooks bénéficiera d’une enveloppe thermique rabaissée à 15 W, contre 17 W pour les Core de troisième génération.
En conjonction avec la fonctionnalité Connected Standby de Windows 8, la prise en charge de modes SOix (1, 2 et 3) permettra de gérer plus finement la mise en veille et d’en sortir quasi instantanément (3 millisecondes au mieux).
Tout en consommant jusqu’à 20 fois moins d’énergie sur les CPU version « U », destinés aux ultrabooks.
Les gains sont moins substantiels pour la gamme « M » (mobile) : de l’ordre de 20 %, selon Intel, qui souhaite tendre à terme vers le seuil des 10 W. Concrètement, l’autonomie des PC portables pourrait s’en trouver doublée.
Si les CPU incluront toujours 2 ou 4 cœurs, nous notons l’implémentation d’un GPU plus performant. L’OpenGL 4.0 sera supporté, au même titre que l’OpenCL 1.2 et DirectX 11.1.
Quant à l’architecture CPU remodelée, elle offrira davantage de puissance de traitement, avec en premier lieu une meilleure prédiction des branchements conditionnels (estimation de la probabilité d’un saut d’instruction).
En outre, alors que l’Ivy Bridge gère jusqu’à 6 opérations par cycle, Haswell rehausse ce seuil à 8 opérations.
La traduction des adresses virtuelles en adresses physiques est également plus rapide, avec un cache TLB (Translation Lookaside Buffer) de second niveau qui passe à 1 Mo.
Deux ports additionnels sont réservés au FMA (Fused Multiply-Add) 256 bits, soit la combinaison, en virgule flottante, d’opérations d’addition et de multiplication.
Enfin, la bande passante des caches L1 et L2 est doublée.
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