Un transistor 3D nanométrique développé par des chercheurs français

Composants

Des chercheurs du LAAS et de l’IEMN ont mis au point un transistor à structure 3D qui vise à poursuivre la miniaturisation des circuits intégrés.

Poursuivre la miniaturisation des circuits intégrés, tel est l’objectif que s’est fixé une équipe de chercheurs du Laboratoire d’analyse et d’architecture des systèmes (LAAS-CNRS) basée à Toulouse et de l’Institut d’électronique, de microélectronique et de nanotechnologie (IEMN) situé à Lille.

À cet effet, ils ont développé un nouveau type de transistor à structure 3D disposant d’une longueur de grille de 14 nm. Leur travail a fait l’objet d’une publication dans la revue Nanoscale.

La troisième dimension incontournable pour poursuivre la miniaturisation

Les technologies CMOS avancées s’appuient sur des transistors à structure planaire. Elles se heurtent à des limites technologiques plus la longueur de grille du transistor MOS diminue.

La problématique devrait s’amplifier sous les 20 nm, puis sous les 10 nm. Les courants de grille deviennent non négligeables et contrôler le canal sous la grille n’est pas trivial. La tension de seuil diminue également, ce qui augmente les courants de fuite.

Intel a introduit un transistor MOS FinFET à structure 3D afin de poursuivre la miniaturisation de la longueur de grille tout en maintenant un contrôle du transistor.

Mais, avec leur transistor innovant à structure 3D, les chercheurs français ont eu une approche différente. Le transistor est constitué d’un réseau de nanofils verticaux de 200 nm de longueur dont la conductivité est commandée par une grille horizontale en chrome entourant chaque nanofil. Les nanofils sont pris en sandwich entre deux plaques conductrices, l’équivalent du drain et de la source des MOS.

La grille présente une longueur de 14 nm, alors que les transistors à architecture Haswell d’Intel (en cours de production) sont gravés en 22 nm et que de nombreux processeurs avancés sont gravés en 28 nm. Malgré ce degré de miniaturisation, le dispositif conserve des performances électriques intéressantes.

De surcroît, une telle technologie pourrait permettre d’empiler des transistors afin de réduire la surface des composants ainsi que les interconnexions entre les transistors (et donc la consommation électrique).

Autre avantage et non des moindres, les chercheurs insistent sur le fait que des procédés lithographiques de haute résolution ne sont pas nécessaires.

Tandis qu’un brevet a été déposé pour ces transistors, les chercheurs envisagent d’ores et déjà de poursuivre la miniaturisation sous les 10 nm.


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