Freescale : les promesses de l’architecture Power – avec ou sans IBM…
Le récent forum Freescale Technology a été l’occasion de faire le
point sur la technologie Power (ex PowerPC), en compagnie de Gary Whisenhunt,
Power Architecture Principal Architect
Power ISA, une architecture RISC
Power adopte une architecture RISC pour charger et conserver les données. La multiplication des registres augmente en effet les performances. Elle permet également de disposer de registres spéciaux – Counter Register pour contrôler les loops (boucles), Link Register pour les liens des sous-routines, Time Base, Accumulator pour accumuler les opérations, Status registers pour diverses opérations, etc.). De plus, les instructions sont » triadiques« , c’est à dire que deux sources alimentent une destination.
Le mode registres du Power
Les instructions ont une taille fixe, à l’exception de VLE de Freescale qui autorise la taille variable pour les applications qui demandent du code très dense. Le calcul est en virgule flottante et respecte la précision IEEE-754. Le support des instructions et caches de données est d’origine Harvard, ainsi que le cache unifié.
Le support comme l’adressage sont 64 bits, ainsi, que le traitement des données (computing). Power dispose d’un modèle de mémoire flexible, avec des instructions barrières pour organiser l’ordre des données pour le multi processeurs et le ‘multi devices’, pour le code multiprocessing et les pilotes des appareils.
Enfin, avec la version 2.06 attendue pour la fin 2008, les hyperviseurs, réservés aux serveurs, vont arriver sur l’embedded. Ils pourront être gérés dynamiquement et répartis sur les c?urs.
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